Скорость ИИ теперь упирается в провода, а не в чипы: ускорители загружены меньше чем на 40%

TSMC на SEMICON Taiwan 2026 назвала место затыка: до 60% активности типовой ИИ-нагрузки уходит на перемещение данных, а сами ускорители загружены меньше чем на 40%. Считать научились быстрее, чем довозить.

Чипы поедут этажами. Дорожная карта 3D-стекирования начинается в 2026 году со связки N2P-on-N3P и доходит в 2029-м до A14-on-A14 с шагом межсоединений 4,5 мкм. К тому же 2029 году связка 3D-упаковки SoIC и CoWoS, по расчётам TSMC, даст 50-кратный рост производительности системы против технологий 2024 года.

Медь меняют на свет. У кремниевой фотоники COUPE шаг соединений 2–4 мкм, а потери при передаче падают с 1,38 дБ у классических микровыступов до 0,06 дБ: в 23 раза меньше. Полоса на канал растёт с 200 до 400+ Гбит/с, каналов становится от 16 до 128+, суммарно с 3,2 до 12,8+ Тбит/с при задержке 10–20 нс.

Раньше прирост считали по кристаллу и новому техпроцессу. Теперь TSMC считает по сборке целиком: к 2030 году в одном корпусе окажется больше 1 трлн транзисторов, а многокристальная гетерогенная интеграция станет обязательной.

Оптика уже продаётся: продажи оптических приёмопередатчиков выросли на 25% в 2025 году, поставки в 2026-м ждут ещё на 50% выше, а к 2027 году больше половины рынка прогнозируют за кремниевой фотоникой. Эйприл Ли, директор по развитию бизнеса ИИ и HPC в TSMC, формулирует ставку так: «лидерами рынка станут не те, кто просто делает лучшие модели, а те, кто строит наиболее интегрированные системы».

Первая проверка обещаний придётся на 2026 год: тогда TSMC ставит на конвейер связку N2P-on-N3P.