18 сентября 2026 г.
К уровню 3 нм можно подойти на старой литографии: CAS показала ON/OFF более 500 000
18 сентября 2026 года Институт микроэлектроники CAS сообщил о пилотном stacked-nanosheet GAA CMOS-процессе на DUV с отношением токов включения и выключения более 500 000. CAS теоретически связывает новую архитектуру с производительностью уровня 3 нм. Обычная связка multipatterning и immersion DUV даёт примерно 7-нм уровень.
Обычная связка multipatterning и immersion DUV даёт схемы примерно уровня 7 нм по данным 快科技 от 18 сентября 2026 года. Новая архитектура увеличивает шаг между транзисторами при сохранении производительности, поэтому CAS теоретически связывает её с уровнем 3 нм.
Предыстория. В работе от 26 марта 2025 года CAS обработала GAA-канал низкотемпературным O3-based qALE: subthreshold swing составил 60,3 mV/dec, Ioff снизился на 66,7%, а Ion вырос более чем на 20%. Плотность интерфейсных состояний упала на два порядка, результаты опубликовали в IEEE Electron Device Letters.
Предел плотности. Улучшение GAA-транзистора не меняет металлические соединения и нижний слой M0. Расчёт аналитика aog T для ячеек G57H198 или G54H198 и 4-track M0 дал 137,8 MTr/mm², а Wccftech 17 сентября 2026 года отнёс этот уровень примерно к плотности TSMC 5 нм, не к полноценному 3-нм процессу.
На 18 сентября 2026 года это теоретический путь к уровню 3 нм, а не подтверждённый полноценный 3-нм процесс.
Первоисточник
